?如下圖所示電路,假設(shè)初始狀態(tài)為0000,DR和DL端串行輸入序列11011001(從左至右順序輸入),在4個(gè)時(shí)鐘周期后,寄存器狀態(tài)輸入QDQCQBQA為()。
A.1011B.1101C.1001D.1000
A.有16個(gè)輸入端,1個(gè)輸出端,4個(gè)控制端B.有16個(gè)輸入端,1個(gè)輸出端,3個(gè)控制端C.有1個(gè)輸入端,16個(gè)輸出端,4個(gè)控制端D.有1個(gè)輸入端,16個(gè)輸出端,3個(gè)控制端
?某電平異步時(shí)序邏輯電路的流程表如下表所示,電路中存在非臨界競爭的位置有()。
A.穩(wěn)態(tài)(00,11)輸入由00變?yōu)?1B.穩(wěn)態(tài)(11,01)輸入由11變?yōu)?0C.穩(wěn)態(tài)(11,11)輸入由11變?yōu)?1D.穩(wěn)態(tài)(10,10)輸入由10變?yōu)?1