填空題

FPGA/CPLD設計流程為：原理圖/HDL文本輸入→（）→綜合→適配→（）→編程下載→硬件測試。

答案： 功能仿真；時序仿真
題目列表

你可能感興趣的試題

填空題

Verilog HDL常用兩大數(shù)據(jù)類型：（）、（）。
答案： 線網(wǎng)類型；寄存器類型
填空題

Verilog HDL中的端口類型有三類：（）、（）、輸入/輸出端口。
答案： 輸入端口；輸出端口
微信掃碼免費搜題