A.輸入有延遲,權(quán)重有延遲,輸出有延遲B.輸入無延遲,權(quán)重有延遲,輸出有延遲C.輸入無延遲,權(quán)重?zé)o延遲,輸出有延遲D.輸入有延遲,權(quán)重?zé)o延遲,輸出無延遲
A.單指令單數(shù)據(jù)B.單指令多數(shù)據(jù)C.多指令單數(shù)據(jù)D.多指令多數(shù)據(jù)
根據(jù)下圖的DSP框圖以及圖中的折疊集劃分,假設(shè)加法器延時為一個周期,乘法器為兩個周期,DF(8?4)等于()。
A.0B.1C.2D.3